スーパースケーラ・プロセッサは, 動的命令スケジューリングのため, 命令の実行に必要なデータの有効性を追跡する wakeup と呼ぶロジックを持つ. 従来の wakeup は, データに割り当てられたタグによる連想処理に基づくもので, RAMを読み出した結果でCAMをアクセスするという構造を持つ. これらのメモリは配線遅延に支配されるため, LSI の微細化, パイプラインの深化に伴って いっそうクリティカルになっていくと予測されている.
我々は, この wakeup を高速化する命令セット・アーキテクチャ Dualflow を提案している. Dualflowでは, 命令間の依存関係を直接的に指定するため, タグに基づく連想処理ではなく, 単にRAMを読み出すことで wakeup を実現することができる.
本年度は，Dualflow と同様の wakeup を通常のスーパースケーラに応用する手法を示した. 更に, このロジックの遅延をIPC (instructions per cycles) に対するペナルティに転化する手法を考案した. 実在する .18μm CMOS プロセスのデザイン・ルールに基づいて これらのロジックを設計し, 回路の面積を求め, Hspiceによって遅延を測定した. また, シミュレーションによって IPC のペナルティを測定した. その結果 提案手法では, 3% 以下のペナルティを代償に, 2GHzを越える最高動作周波数を達成できることが分かった.