ボリュームレンダリング処理に要求される 高いメモリバンド幅を提供するために SO-DIMM型のDDR-SDRAMを2ch 登載し, 4.2GB/s(DDR266のメモリ登載時)〜5.3GB/s(DDR333のメモリ登載時)の最大メモリ バンド幅を有します。また、DVI-D(Dual link)のカードエッジコネクタを 入出力各々１ch 装備し, 各ch 最大で 960MB/s の転送速度を有する ネットワークを構成可能です。また, このインタフェースは通常の DVI-D (Dual link) 対応の TMDS chip を介してFPGAと接続されており, 出力を DVI-D規格に準拠した 液晶ディスプレイ等に直結可能です。標準品では, FPGAに Xilinx社の VirtexII XC2V6000-5 (FF1517パッケージ)が登載されています。
(^^)
| ACE_xSTATE LED | 消灯 | コンフィギュレーション・ステートがIDLE |
| 点滅 | コンフィギュレーション中 | |
| 点灯 | FPGAのコンフィギュレーション DONE | |
| ACE_xERR LED | 消灯 | エラー未検出 |
| 点滅 | JTAG Chain に CF が含まれている構成で CFカードが未装着 | |
| 点灯 | エラー検出 |
ここで必要となる System ACE CF の bit stream (正確には Boundary Scan Description Language file) には、Xilinxサポートページ@USAの BSDL Filesの ページからダウンロードできる System ACE用の BSDL File (xccace.zip あるいは xccace.tar.Z)を解凍した後、その中に含まれる xccace_tq144.bsd を指定してください。
その上で、FPGA用の bit stream を指定します。
両方の設定ファイルが揃った段階で、iMPACTのFPGA側を選択して
(chipの絵が緑になります), 右クリックでメニューを表示し「program」を実行します。
iMPACTのダイアログ画面に "Baundary Scan Chain Validating Successfully" と
"2 Programming Device..." と表示されたあと、
なお、JTAG経由でFPGAのコンフィギュレーションを行なう場合は、CFカードを外して おく必要があります。また、この間は System ACEのステータスLEDは (xSTATE LED : 消灯、 xERR LED : 点滅)となりますが気にしなくて結構です。
環境にも依存すると思いますが、デバッグの間は CFを頻繁に抜き差しするよりは JTAGダウンロードの方が早いような気がします。
1) [プロジェクト]-->[新規ソース]で 「Coregen IP」を選択し,
ファイル名を指定して(例えば ROMcore ), [次へ]をクリック
(プロジェクトに追加 は check しておく)
ディレクトリ, ファイル名を確認して [完了]
ここで, CORE Generator が起動します。
2) Memory and Strage Element --> Single Port Block Memory
コンポーネント名 rom4k24
[読み出しのみ]
メモリサイズ 幅24 ワード数 4096
プリミティブの使用 4k x 4
レジスタオプション レジスタ入力に check
出力レジスタオプション 追加する出力パイプステージ 1
ピン極性 デフォルトのまま
初期設定はそのまま
「ファイルを読み込む」をクリックして ????.coe ファイルを指定
(注)ここで 読み込みの間 一時動作がストップします。
以上を設定して, 「生成」をクリック
しばくして
(Single Port Block Memory 5.0)
を生成しました
が表示されるので, 「了解」をクリック
この時点で, CORE Generator の 中段 「生成されたモジュール」ウインドウに
rom4k24
が表示されます。 ここで COREgenerator を終了します。
3) Project Navigator に戻ると「プロジェクトのソース」欄に rom4k24 が
追加されています。
「編集」-->「言語テンプレート」-->
「COREGEN」-->「VERILOG Component Instantiation」 の中に
rom4k24 のテンプレートができているので, 必要に応じて 自分の ???.v で
使用する。 MEMORY_INITIALIZATION_RADIX=2; MEMORY_INITIALIZATION_VECTOR= 000000000000000000000000, 111111110000000000000000, 000000001111111100000000, 000000000000000011111111, 111111111111111100000000, 111111110000000011111111, 000000001111111111111111, 111111111111111111111111, .... 101010101010101010101011;RADIXは 2以外も可能なはずです。 VECTOR の数値列は途中改行は あってもなくても構いません。
メモ：DVI Dual Link にすると電源ノイズが異常に大きくなってエラーレートが
急増. 動かないわけではない. 3.3V系を外部電源にしても変らず. 5V系も外部
電源にして原因調査中(2004/01/B 現在).
メモ：(2004/01/14)
1)T2TxCはDVI Conn. につながっていない。(回路図P2では出力されているがP1でNC処理)
2)T1TxCはDVI Conn. のTDMS CLOCKへ接続。
3)R1RxC と R2RxC は共通で DVI Conn. のTDMS CLOCKから供給。
ただし、ダンピング抵抗(R323,R324)が直列に入っているため、R2RxCの直前でカット可能。
[対策案１]T2TxCの微調整(これはかなり難しそう.外付で「トリマ」でも入れる？
温度／電圧依存をクリアできない？)
[対策案２]T2TxC を DDC端子を使って供給 + R323/324をカットしてDDC端子から
バイパス (現実的であるが外科手術が必要. ＆ DVIケーブルのDDC端子
間の接続法に依存？)
[対策案３]（非現実的？）R2側で位相ずれを予測した符合補正（一意性が保証でき
ない？ Blank期間中の符合パターンに落ちると多分 元に戻せない.）
何ら対策をしなくても DVI Dual の受信だけであれば問題なく動くはず(^^;
メモ：23.5時間でエラーが発生したというわけではなく、誤って電源コードが抜けてしまった為の23.5時間です(^^; 24時間でやめようと思っていたのですが残念.
メモ：（パチパチ音の有無に無関係に）セータの静電気は物凄いノイズ源。(すこし上等の)OA Chairから立つときの
静電ノイズがこんなに凄いとは！！ 500MHzサンプルのロジアナでしっかり
ノイズを拾ってくれます(2003/12/27の漏水事故の影響か？？)。
パイプ椅子だと大丈夫(^^;
メモ：使用したケーブルは、IDK社のデジタルDVIデュアルリンク接続ケーブル 3m (DVIP/DVIP-D03)(代理店経由で4800円でした)です.
3Gbps以下のシングルリンクの実験では、同社の DVIP/DVIP-S03(3m, 4500円) ならびに
Arvel社の AD343 (1.5m, 2800円)でもテストを行ないました.